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En électronique et en complexité algorithmique, le fan-in d'un fil électrique, d'une porte logique, ou d'un port d'entrée d'un bloc, est le nombre d'entrées que ce bloc gère ou peut gérer[1]. Plus spécifiquement, dans l'étude théorique des circuits booléens, on parlera en français « d'arité entrante ».
Les portes logiques physiques ayant un plus grand fan-in ont tendance à être plus lentes, car la complexité du circuit d'entrée augmente la capacité électrique du système. Utiliser des portes logiques avec un fan-in plus important contribue à réduire la profondeur d'un circuit logique[2],[3].
Électronique numérique
Par exemple, le fan-in de l'entrée A0 du circuit logique complexe SN7485 (comparateur de magnitude) vaut 3.
En électronique numérique, le fan-in[4],[5] (ou « entrance[6] » en français) désigne également la charge maximale qu'une entrée d'un circuit logique est susceptible de représenter pour la sortie du circuit logique à laquelle elle est connectée.
On exprime ce fan-in de façon cohérente avec le fan-out (ou « sortance » en français) par le rapport entre cette charge et une charge unitaire conventionnelle correspondant à celle d'une porte logique classique. Par exemple, une entrée qui représente une charge maximale deux fois plus importante que celle d'une porte logique classique a un fan-in de 2. La valeur du fan-in d'une entrée dépend de la famille de circuits logiques servant de référence. Elle peut être différente à l'état bas (0 logique) et à l'état haut (1 logique).
Les règles de conception des circuits logiques imposent que, pour chaque état logique, le fan-out d'une sortie soit supérieur ou égal à la somme des fan-ins des entrées qu'on y connecte. Si cette somme devenait supérieure au fan-out, alors la sortie risquerait d'être surchargée et les niveaux de tension qu'elle produit de ne plus être correctement interprétés par les entrées.
Pour la famille de circuits logiques TTL standard 74xx du constructeur Fairchild Semiconductor, la charge unitaire du fan-in et du fan-out est définie[4] par les limites de courant IIL = 1,6 mA à l'état bas et IIH = 40 µA à l'état haut. Par ailleurs :
- Une entrée de porte logique 7400 (opérateur NON-ET à deux entrées, de la famille des circuits TTL standards 74xx) est spécifiée avec des limites de courant IIL = 1,6 mA et IIH = 40 µA. Elle présente donc un fan-in de 1 (il s'agit d'une porte logique classique pour les circuits de la famille TTL standard 74xx).
- Une entrée de porte logique 9LS00 (opérateur NON-ET à deux entrées, de la famille des circuits TTL Low Power Schottky 9LSxx) est spécifiée avec des limites de courant IIL = 0,36 mA et IIH = 20 µA. Elle présente donc un fan-in de 0,36 mA1,6 mA = 0,225 à l'état bas et un fan-in de 20 µA40 µA = 0,5 à l'état haut.
- Une entrée de donnée d'un circuit logique 9LS95 (registre à décalage 4 bits, de la famille des circuits TTL Low Power Schottky 9LSxx) est spécifiée avec des limites de courant IIL = 0,8 mA et IIH = 40 µA. Elle présente donc un fan-in de 0,8 mA1,6 mA = 0,5 à l'état bas et un fan-in de 40 µA40 µA = 1 à l'état haut.
La sortie d'une porte 7400 présente un fan-out de 10 à l'état bas (IOL = 16 mA) et un fan-out de 20 à l'état haut (IOH = 800 µA). De ce qui précède, on peut donc déduire qu'il est possible d'y connecter par exemple :
- jusqu'à 40 entrées de portes 9LS00 (car 40×0,225 < 10 à l'état bas et 40×0,5 = 20 à l'état haut)
- ou jusqu'à 20 entrées de donnée de circuits 9LS95 (car 20×0,5 = 10 à l'état bas et 20×1 = 20 à l'état haut)
- ou encore 10 entrées de portes 9LS00 et 15 entrées de donnée de circuits 9LS95 (car 10×0,225+15×0,5 < 10 à l'état bas et 10×0,5+15×1 = 20 à l'état haut).
Voir aussi
Articles connexes
- Fan-out, le nombre de blocs connectés ou pouvant être connectés à la sortie du bloc.
- AC (complexité), une classe de complexité algorithmique.
Références
- (en) fan-in and fan-out, Intel : « Fan-in refers to the maximum number of input signals that feed the input equations of a logic cell. »
- (en) Dimitrios Soudris, Peter Pirsch, Erich Barke, Integrated Circuit Design: Power and Timing Modeling, Optimization and Simulation: 10th International Workshop, (ISBN 978-3-540-45373-4), PATMOS 2000, Göttingen, Allemagne, 13-15 septembre 2000
- (en) Singh Ajay Kumar, Digital Vlsi Design, 30 juin 2010, PHI Learning Pvt. Ltd., (ISBN 978-81-203-4187-6)
- (en) Low Power Schottky and Macrologic™ TTL, Fairchild Semiconductor, 1975, page 2-4
- (en) Logic Databook Volume II, National Semiconductor Corporation, 1984, page 1-9
- WikiElectronique - Les familles logiques, Entrance (Fan-in)
